Telewizory Plazma LG Chassis MF-02HA LG do 30-calowych monitorów LCD

W artykule opisano chassis MF-02HA firmy LG stosowane w 30-calowych monitorach LCD:

  • MW-30LZ10 – przeznaczonych na rynki całego świata,
  • MW-30LZ11 -przeznaczonych na rynek europejski,
  • MU-30LZ12 – przeznaczonych na rynek Ameryki Północnej,
  • MJ-30LZ10 – przeznaczonych na rynek japoński.

Na rysunku 1 przedstawiono schemat blokowy chassis MF-02HA.
schemat blokowy chassis mf-02ha

1. Wejścia sygnałowe

Chassis wyposażono w wejścia: fonii i CVBS (AV), Component, SVHS, fonii i VGA (PC), DVI i RS-232.

Sygnały wideo z przeplotem z wejść CVBS-AV, SVHS, Component podawane są do układu procesora wideo VPC3230.

Sygnały wideo bez przelotu z wejścia DVI podawane są do wejść układu SILI 61.

Sygnały wideo bez przeplotu z wejścia Component i VGA (PC) podawane są do wejść układu przetwornika analogowo-cyfrowego AD9888.

Wejście RS-232 połączone jest z torem sterującym monitora.

Sygnały wejściowe fonii z wejść AV i PC podawane są do toru fonii – do wejść układu MSP3410.

2. Tor fonii

W torze fonii monitora zastosowano układy:

  • MSP3410 – procesor fonii,
  • TPA3001D1 – wzmacniacz mocy.

Procesor fonii MSP3410 firmy Micronase łączy wszystkie funkcje toru fonii, takie jak: przełączanie sygnałów fonii z gniazd wejściowych, detekcja fonii FM w standardzie A2, stereo-dekoder, dekoder fonii NICAM, układy regulacji. Układ sterowany jest szyną PC.

Wejściowe sygnały fonii z gniazd AV i PC podawane są do układu przełączającego w MSP3410. który wybiera sygnały do dalszego przetwarzania. Sygnały z wyjść układu przełączającego zamieniane są przetwornikach analogowo-cyfrowych na sygnały cyfrowe i dalsze przetwarzanie sygnałów fonii odbywa się na sygnałach cyfrowych. Cyfrowe sygnały fonii po przetworzeniu w układach regulacji MSP3410 zamieniane są na sygnały analogowe i z wyjść MSP3410 podawane są do wejść układu TPA3001D1.

Układ TPA3001D1 firmy Texas Instruments jest 17W wzmacniaczem mocy klasy D.

Sygnały wyjściowe z wzmacniacza mocy kierowane są do głośników monitora.

3. Tor sygnałów wideo z przeplotem

Sygnały wideo z przeplotem o standardowej rozdzielczości 4801 (z wejść AV i Component) podawane są do wejść procesora wideo – układu VPC3230 firmy Micronase.

Na rysunku 2 przedstawiono schemat blokowy serii układów VPC323X.

schemat blokowy układu vpc323xd

Układ ten dokonuje wyboru źródła sygnału, dekoduje sygnał koloru i analogowe sygnały Y/U/V zamienia na sygnały cyfrowe Y/IW.

Sygnały Component w układzie VPC3230 podawane są do czterech przetworników A/D, w których następuje zamiana sygnałów analogowych na sygnały cyfrowe. Trzy przetworniki przetwarzają trzy sygnały analogowe (RGB lub YPrPb) a czwarty przetwarza sygnał wygaszania na postać cyfrową. Sygnały cyfrowe z wyjść przetworników podawane są do układów regulacji jaskrawości, nasycenia, kontrastu i odcienia i następnie podawane są do wejść układu przełączającego.

Sygnał wideo podawany jest w układzie VPC3230 do przetwornika A/D, z wyjścia przetwornika do filtru grzebieniowego rozdzielającego sygnały luminancji i chrominancji. Po filtrze sygnał chrominancji podawany jest do dekodera koloru (PAL, SECAM, NTSC). Sygnały z wyjść dekodera podawane są do wejść układu przełączającego. Układ przełączający wybiera sygnały do dalszego przetwarzania. Sygnały te są skalowane z formatu 4:3 do formatu 16:9, a następnie podawane do układu regulacji jaskrawości i kontrastu i dalej do układu formatującego sygnały cyfrowe do postaci wymaganej wg standardu ITU-R656. Układ VPC3230 sterowany jest szyną PC. Układ produkowany jest w obudowie PQFP80.

Poszczególne wyprowadzenia pełnią następujące funkcje: 1, 2, 3, 4, 5, 6 – wejścia sygnałów RGB/YCrCb: kolejno BI/ Cbl, Gl/Yl, Rl/Crl, B2/Cb2, G2/Y2, R2/Cr2; sygnały są podawane do wejść przez kondensatory sprzęgające; w układzie scalonym następuje wybór źródła sygnałów RGB/ YCrCb, a następnie przetworzenie sygnałów z wybranego źródła na sygnały cyfrowe,

7, 64 – masa analogowych układów wejściowych,

8 – sygnał zerowania zapisu pamięci FIFO,

9 – wyprowadzenie do przyłączenia kondensatora filtrującego napięcie zasilania; kondensator przyłączony jest pomiędzy wejście 9 i 12,

10 – wejście napięcia zasilania układów cyfrowych, U – masa układów cyfrowych,

12 – masa; patrz wyprowadzenie 9,

13 – sygnał zegara szyny I2C,

14 – sygnał danych szyny PC,

15-wejście sygnału Reset; stan niski powoduje Reset układu, 16-wejście testowe w procesie produkcji układu; w czasie normalnej pracy musi być zwarte do masy, 17 – wejście impulsów V dla sygnału VGA,

18-wejście YCOE sterujące blokowaniem wyjść sygnałów YC; stan niski na wejściu 18 odblokowuje sygnały Y, C,

19 – wyprowadzenie sterujące pamięcią FIFO; połączone z wyprowadzeniem IE zewnętrznej pamięci,

20 – wyprowadzenie sterujące pamięcią FIFO; połączone z wyprowadzeniem WE zewnętrznej pamięci,

21 – wyprowadzenie sterujące pamięcią FIFO; połączone z wyprowadzeniem FFRSTW zewnętrznej pamięci,

22 – wyprowadzenie sterujące pamięcią FIFO; połączone z wyprowadzeniem RE zewnętrznej pamięci,

23 – wyprowadzenie sterujące pamięcią FIFO; połączone z wyprowadzeniem OE zewnętrznej pamięci,

24 – wyjście sygnału zegarowego 20.25MHz,

25 – masa układów analogowych,

26 – wyprowadzenie do przyłączenia kondensatora filtrującego napięcie zasilania; kondensator przyłączony jest pomiędzy wyprowadzenia 25 i 26,

27 – sygnał zegarowy LLC dla podwójnej częstotliwości odchylania,

28 – sygnał zegarowy LLC 1 odniesienia dla układów luminancji, chrominancji, 29-napięcie zasilania układów generujących sygnały zegarowe, 30 – masa układów generujących sygnały zegarowe,

31-34 i 37-40 -wyjścia cyfrowych sygnałów luminancji Y7-Y0; jeżeli dane są wyprowadzane w standardzie ITU-R601, sygnały wyjściowe są synchroniczne z sygnałem zegarowym LLC 1; jeżeli dane są wyprowadzane w standardzie ITU-R656, sygnały wyjściowe są multipleksowane i synchroniczne z sygnałem zegarowym LLC2,

35 – masa układu luminancji,

36 -napięcie zasilające układy luminancji,

40-44 i 47-50 – wyjścia cyfrowych sygnałów chrominancji C7-C0; jeżeli dane są wyprowadzane w standardzie ITU-R601, sygnały wyjściowe są synchroniczne z sygnałem zegarowym LLC 1; jeżeli dane są wyprowadzane w standardzie ITU-R656, wyjścia sygnałów chrominancji mogą być trójstanowe,

45 – napięcie zasilania układów chrominancji,

46 – masa układów chrominancji.

51 – masa układu synchronizacji,

52 – napięcie zasilania układu synchronizacji,

53 – wyjście sygnału międzyliniowości; „0” oznacza pierwszy półobraz, „1” oznacza drugi półobraz,

54 – wyjście danych aktywnego sygnału wideo: sygnał wyjściowy jest synchroniczny z sygnałem zegarowym LLC1,;

55 – wyjście sygnału synchronizacji H zgodnego z wejściowym sygnałem wideo.

56 – wyjście sygnału synchronizacji H zgodnego z aktywnym sygnałem wideo, 57-wyjście sygnału synchronizacji V zgodnego z wejściowym sygnałem wideo,

58 – wyjście sygnału synchronizacji V zgodnego z aktywnym sygnałem wideo,

59 – napięcie zasilające układ w trybie czuwania,

60 – wyjście sygnału zegarowego 5MHz,

62, 63 – wyprowadzenia do przyłączenia rezonatora kwarcowego 20.25MHz,

65 – masa wejściowych układów analogowych,

66 – wyprowadzenie do przyłączenia kondensatora filtrującego napięcie odniesienia dla przetworników A/D wejściowych sygnałów wideo,

67 – wejście ustalające adres PC układu,

68 – masa odniesienia dla wejściowych układów analogowych,

69 – napięcie zasilania analogowych układów wejściowych,

70 – wyjście Vout aktywnego – wybranego w układzie przełączającym sygnału wideo do przetwarzania w torze głównym odbiornika,

71 – wejście sygnału chrominancji Cin, 72-75 – wejścia sygnałów wideo 1-4,

76 – napięcie zasilania układów analogowych,

77 – masa układów analogowych,

78 – wyprowadzenie do przyłączenia kondensatora filtrującego napięcie odniesienia dla przetworników A/D wejściowych sygnałów RGB/YCrCb,

79 – wejście sygnału wygaszania dla sygnałów RGB1/YCrCBl podawanych do wejść 1-3,

80 – masa odniesienia dla wejściowych układów RGB/YCrCb.

Cyfrowe sygnały wideo z wyjść VPC3230 kierowane są do wejść układu FLI2200.

Zadaniem układu FLI2200 jest usunięcie przeplotu (zdublowanie linii obrazu). Układ wykorzystuje algorytm DCDI (Directional CorrelationalDeiterlacing) opracowany i opatentowany przez firmę Faroudja.

Algorytm DCDI eliminuje postrzępienia krawędzi występujące podczas wyświetlania obrazów z przeplotem na urządzeniach z progresywnym skanowaniem. Idea rozwiązania polega na identyfikacji wszystkich ruchomych krawędzi w obrazie i dopasowaniu kąta ich interpolacji na poziomie pojedynczych pikseli, powodując że interpolacja „śledzi” krawędź a nie krzyżuje się z nią, zawsze wygładzając linie. Skutkuje to bardziej naturalnym i pozbawionym zniekształceń obrazem.

Układ FLI2200 wykorzystuje zewnętrzną pamięć SDRAM.

Cyfrowe sygnały wyjściowe z układu FLI2200 podawane są do wejść układu OPLUS.

4. Tor sygnałów wideo bez przeplotu

Sygnały wideo bez przeplotu z wejść Component i PC podawane są do wejść układu AD9888.

Układ AD9888 firmy Analog Device jest przetwornikiem analogowo-cyfrowym zawierającym dwa zestawy wejść dla analogowych sygnałów RGB / YUV i sygnałów synchronizacji H/V. Sygnały wejściowe podawane są do układów przełączających, a następnie przetworników zamieniających sygnały analogowe RGB / YUV na sygnały cyfrowe w formacie 4:4:4.

Sygnały cyfrowe z wyjść układu AD9888 kierowane są do wejść układu OPLUS.

Na rysunku 3 przedstawiono schemat blokowy układu AD9888.

schemat blokowy układu ad 9888

Układ AD9888 produkowany jest w obudowie MQFP128. zasilany jest napięciem 3.3V. sterowany jest sygnałami szyny PC.

Poszczególne wyprowadzenia układu pełnią następujące funkcje:

5, 13, 20, 8, 17, 23-wejścia analogowych sygnałów RGB. odpowiednio RinO, BinO, GinO. Rin1, Gin1. Bin1; poziomy sygnałów wejściowych w zakresie 0-1V,

45, 44, 12, 43, 42, 16, 30, 53, 54, 29 – wejścia sygnałów syn-chronizacj i HsyncO, VsyncO, SOGinO, Hsync 1; Vsync 1, SO-Gin 1, Clamp, Coast, CKExt, CKJnv; poziomy sygnałów wejściowych (z wyjątkiem SOGinO, SOGinl) CMOS 3.3V; poziomy sygnałów SOGinO, SOGinl w zakresie 0-1V,
127,125,126 – wyjścia sygnałów synchronizacji HSout, VSo-ut, SOGout; poziomy sygnałów wyjściowych- CMOS 3.3V,

2 – filtracja napięcia referencyjnego dla przetworników A/D; do wyprowadzenia 2 przyłączony jest kondensator filtrujący l00nF; poziom napięcia referencyjnego 1,25V.

9, 24 – filtracja napięć klampujących,

50 – filtr układu PLL,

1, 3, 4,11,15,19, 22,27, 28, 35,36, 40, 41,46,49,51, 55, 65, 69, 78, 88, 99, 100, 101, 111,128 – masa układu,

6,7,10,14,18,21,25, 26,34,37,39,47,48, 52,56,69,79,89, 98, 102, 112, 122 -zasilanie 3.3V,

31, 32, 33 – wejścia sygnałów sterujących SDA, SCL, A0; poziomy sygnałów – CMOS 3.3V,

113-120,103-110 – wyjścia cyfrowych sygnałów RoutA, Ro-utB; poziomy sygnałów – CMOS 3.3V,

70-77, 57-64 – wyjścia cyfrowych sygnałów BoutA, BoutB; poziomy sygnałów – CMOS 3.3V,

90-97, 80-87 – wyjścia cyfrowych sygnałów GoutA, GoutB; poziomy sygnałów – CMOS 3.3V,

123,124 – wyjścia sygnałów zegarowych; poziomy sygnałów -CMOS3.3V.

5. Tor sygnałów DVI

Sygnały cyfrowe wideo z wejścia DVI-D to sygnały transmitowane zgodnie ze standardem TMDS. Układ scalony SILI61 firmy Silicon Image, do którego kierowane są sygnały z wejścia DVI pełni rolę odbiornika sygnałów TMDS. Sygnały cyfrowe z wyjścia odbiornika kierowane są do wejść układu OPLUS.

6. Układ OPLUS

Układ OPLUS produkowany przez firmę INTEL to procesor sygnałów cyfrowych. OPLUS zawiera układy poprawy ostrości, regulacji kontrastu, jaskrawości, redukcji szumów oraz układy wyjściowe do sterowania matrycą LCD.

Układ zawiera trzy porty dla cyfrowych sygnałów wejściowych. Port A to wejście cyfrowych sygnałów wideo w formacie 4:2:2 (z toru sygnałów wideo z przeplotem). Port B stanowi wejście dla sygnałów cyfrowych z toru sygnałów wideo bez przeplotu w formacie 4:4:4. Port C stanowi wejście dla sygnałów wideo wysokiej rozdzielczości (z wejścia DVI).

Układ pracuje z zewnętrznymi pamięciami SDRAM.

Sygnały wyjściowe z układu OPLUS kierowane są do układu LVDS dopasowującego poziomy sygnałów z wyjść układu OPLUS do poziomów wymaganych na wejściach wyświetlacza LCD.

7. Tor sterujący monitora

W torze sterującym zastosowano mikrokontroler, pamięć Flash, pamięć SRAM i pamięć EEPROM.

Mikrokontroler zasilany jest napięciem 3.3V. Pracuje z sygnałem zegarowym 25MHz. Komunikuje się z pamięciami FLASH, SRAM, EEPROM.

Pamięć Flash zawiera dane systemowe i dane OSD.

W pamięci SRAM zapisywane są różnego rodzaju zmienne.

W pamięci EEPROM zapisywane są dane dotyczące ustawień monitora i dane zapamiętane przez użytkownika.

Wejście RS232 służy do komunikacji z torem sterującym monitora. Poprzez to wejście można dokonać regulacji balansu bieli, uaktualnienia oprogramowania monitora.

Wejście RS232 połączone jest z wejściami mikrokontrolera poprzez układ DS232A, który dopasowuje poziomy sygnałów z wejścia RS232 do poziomów wejściowych mikrokontrolera.

8. Zasilacz monitora

Na rysunku 4 przedstawiono schemat blokowy zasilacza chassis MF-02HA.

schemat blokowy zasilacza chassis mf02ha

Wejściowe napięcie zasilające AC jest filtrowane, prostowane dwupołówkowo w prostowniku BD801 i podawane do układu PFC.

Napięcie wyjściowe z układu PFC 390V zasila dwie przetwornice:

  • przetwornicę główną wytwarzającą napięcia zasilające 12 V, 24Vi 18V,
  • przetwornicę Standby wytwarzającą napięcie zasilające 5 V Przetwornica główna jest w trybie czuwania wyłączona, a układ sterujący odbiornikiem zasilany jest napięciem 5 V z przetwornicy Standby.

Włączanie i wyłączanie zasilacza głównego jest sterowane sygnałem On/Off z układu sterującego.

Porównywarka cen sprzętu RTV